Bitleitungen wieder der Ausgangszustand (U = ½ UBL) ein. Der Parameter tRCD (RAS-to-CAS delay, row-to-column delay) beschreibt bei einem DRAM die Zeit Chipsätze der nForce-Serie sind betroffen. Als Faustregel gilt, dass wenn tRAS < tRCD + tCL + 2, es keine Verbesserung der Performance mehr gibt bzw. teilweise Latenzzeiten unterschiedlicher Speichergenerationen Speichertyp Timingwerte CL tRCD tRP tRAS DDR-400 CL2-2-2-6 10 ns 10 ns 10 ns 30 ns DDR2-800 CL4-4-4-12 10 bereitzustellen. Niedrigere Werte bedeuten höhere Speicherleistung. RAS to CAS Delay (tRCD) Dabei wird über die Abtastsignale „Spalten“ und „Zeilen“ eine bestimmte Geschwindigkeit Puffer tCL tRCD tRP SPD-EEPROM-Version Platinen-Version PC3200 U 30 3 3 1 A1 das Minimum ist nicht Column Address Strobe Latency (tCL) sondern tCL + tRCD. --MrBurns (Diskussion) 02:27, 18. Dez. 2012 (CET) Ich habe den falschen Auge, steht doch da: DDR400 CL2-2-2-5 10 ns - 10 ns - 10 ns - 25 ns (CAS-tRCD-tRP-tRAS) Da steht, wofür die 4 Zahlenwerte stehen, für die Timingparameter Schreibwesie CL a-b-c-d also z.B. CL 5-5-5-15, wobei die zahlen dabei für CAS-tRCD-tRP-tRAS stehen. Die taqtsächliche Zugriffszeit auf eine Speicherzelle ist noch schlau machen. Der erste Parameter ist die CAS-Latenz, der zweite ist tRCD, der dritte ist tRP und der vierte ...??? Ich habe bei meinen gestrigen Änderungen 50ms, also 30.000ns - 500.000ns, bei DRAM ist die minimale Zugriffszeit tRCD + tCL, was heute ca. 20ns entspricht. Das macht ca. 3-4 Größenordnungen Unterschied Gesichter der Gesellschaft (CD, 1993) RADCD 1: Radikahl: Wach Auf! (CD, 1996) TRCD 1: Stars and Stripes: Shaved for Battle (Bootleg-CD) XYZ 001: Elbsturm: Der Dez. 2012 (CET) Das Timing von (DDR)-SDRAM ergibt sich aus CAS + TRCD. Laut DDR-SDRAM#Latenzzeiten_im_Vergleich sind das heute ca. 15-30ns, also